data-v-58cb66bc>本文来自微信公众号:,原文作者:Davide Castelvecchi, Jeff Tollefson, Emma Stoye & Alexandra Witze,头图来自:SpaceX尽管今年最受关注的是一个灾难性事件——新冠病毒大流行,但从大胆的太空任务到室温超导体,在科学和研究方面还有许多其他有报导价值的进展。目的地:火星 美国宇航局的“毅力”号探测器从佛罗里达州卡纳维拉尔角空军基地搭乘阿特拉斯5号火箭出发前往火星。来源:Joe Skipper/Reuters这是对太空探索具有里程碑意义的一年。2020年7月启动了三次火星探测任务,当时地...... Last article READ

苹果A17预定首发!台积电宣布2023年投产增强版3nm Plus工艺

  来源:新智元

  苹果 A14,三星 Exynos 1080,麒麟 9000,Snapdragon 888 等芯片都使用了 5nm 技术,在这方面,台积电和三星各占一半。根据目前的路线图,5nm 技术将在明年进行小幅升级。所以 3nm 技术,真正作为一个迭代恒等式出现,需要等到 2022 年。

  继台积电 2022 年 3nm 的大规模生产计划公布后,外媒报道台积电计划在 2023 年开始 3nm Plus 增强版的生产。毫无疑问,苹果仍将首发。

  如无意外,3nmPlus 将在 iPhone15 上的 A17 处理器首发

  如果苹果的命名规则保持不变,那么 2023 年相应的 A17 处理器应该用在 iPhone 15 上。当然,Mac 上的 M 系列处理器肯定也会被使用。到那时,苹果或许将不再拥有带有英特尔处理器的 Mac 产品。

  根据之前的报道,3nm 将实现 15% 的性能改进,30% 的功耗降低和 70% 的晶体管密度增加。但是 3nm Plus 的具体参数还不清楚。

  虽然台积电没有透露 3nm Plus 相比于 3nm 有何变化,但是显然会有更高的晶体管密度、更低的功耗、更高的运行频率。

  技术方面,台积电的 3nm 仍然使用 FinFET 鳍型场效应晶体管,而三星的 3nm 使用更先进的 GAA 环绕栅晶体管方法。

  在这方面,台积电认为,目前的 FinFET 工艺拥有更好的成本和能耗效率。因此,第一批 3nm 芯片仍将使用 FinFET 晶体管技术。然而,台积电的老对手三星正押注于 3nm 节点的上市,它的进步和技术选择是非常激进的,将抛弃 FinFET 晶体管,直接使用 GAA 包围栅晶体管。

  早在今年 4 月,台积电就公布了一些 3nm 工艺技术细节。它的晶体管密度创造了一个新的记录,达到 2.5 亿/mm2。作为对比,麒麟 9905G 与 TSMC 的 7nm EUV 工艺有一个尺寸为 113.31mm2,晶体管密度为 103 亿,平均 9000 万/mm2。然而,3nm 工艺晶体管密度是 7nm 工艺的 3.6 倍。这种密度在视觉上类似于将奔腾 4 处理器缩小到针的大小。

  3nm 工艺:2022 年量产,苹果 A16 芯片将首发

  台积电为 3nm 工艺一共准备了 4 波产能,其中首波产能中的大部分,将留给他们多年的大客户苹果,后三波产能将被高通英伟达等厂商预订。

  N3 的制作方法采用 FinFET 晶体管结构,适用于移动和高性能计算应用。

  台积电曾表示,3nm 沿用 FinEFT 技术,主要是考量客户在导入 5nm 制程的设计也能用在 3nm 制程中,无需面临需要重新设计产品的问题,台积电可以保持自身的成本竞争力,获得更多的客户订单。据悉这个新节点使用极紫外辐射光刻技术(EUVL)进行多达 20 多层的光刻,这是目前没有新工艺能做到的。

  在更遥远的 2nm 工艺上,台积电将放弃多年的 FinFET (鳍式场效应晶体管),甚至不使用三星规划在 3nm 工艺上使用的 GAAFET (环绕栅极场效应晶体管),也就是纳米线(nanowire),而是将其拓展成为 MBCFET (多桥通道场效应晶体管),也就是纳米片(nanosheet)。

  FinFET 能力探底,新技术散热问题没有解决

  晶体管是芯片中的关键构建模块之一,可在设备中提供开关功能。市场预测 5nm 的命运可能步 10nm 后尘,成为从 6nm 到 3nm 的过渡。

  随着芯片转向 3nm 及更先进的制程,FinFET 能力已经探底,部分代工厂希望在 2022 年迁移到称为纳米片 FET 的下一代晶体管。纳米片 FET 属于所谓的 gate-all-around FET。

  纳米片 FET 是 FinFET 的扩展。它的侧面是 FinFET,栅极包裹着它。纳米片将出现在 3nm 处,并可能延伸至 2nm 甚至 1nm。

  还有其他 gate-all-around 类别,例如,Imec 正在开发 2nm 的 forksheet FET、Complementary FET (CFET)。

  在 forksheet FET 中,nFET 和 pFET 都集成在同一结构中,具有 42nm 的接触栅间距(CPP)和 16nm 的金属间距,允许更紧密的n到p间距并减少面积缩放。

  CFET 由两个单独的纳米线 FET(p型和n型)组成。Imec 的董事介绍,CFET 通过“折叠”pFET 器件上的 nFET 将电池有效面积减小了两倍,但是散热成了问题。

  光刻技术是在芯片上构图微细图形的技术,有助于实现芯片缩放。但是在 5nm 工艺下,当前的基于光学的 193nm 光刻扫描仪已经尽力了。

  在 3nm 及以上的工艺中,芯片制造商可能需要一种称为高数值孔径 EUV(high-NA EUV)的 EUV 光刻新技术。芯片商希望这种既复杂又昂贵的技术能够在 2023 年研制成功。

  纵观全球半导体制程玩家,目前仅剩三足鼎立:英特尔、三星和台积电。而其中真正卯着劲在攻坚 3nm 的,其实只有三星和台积电两家而已,3 年后是怎样的结局,让我们拭目以待。

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